中山網(wǎng)絡連接器報價
發(fā)布時間：2023-07-22 01:30:36
中山網(wǎng)絡連接器報價
摘要：為了實現(xiàn)嵌入式以太網(wǎng)通信，使用以太網(wǎng)控制芯片DM9000A和單片機MSP430F5529，組成了嵌入式以太網(wǎng)接口，實現(xiàn)了網(wǎng)絡通信，其中單片機完成自身以及以太網(wǎng)控制芯片的初始化、數(shù)據(jù)的封包和收發(fā)控制，而DM9000A芯片負責網(wǎng)絡數(shù)據(jù)的發(fā)送和接收。詳細介紹了系統(tǒng)的硬件構成框圖和硬件設計，給出了實際的接口電路，重點描述了單片機和DM9000A芯片之間的軟件接口程序設計，并給出了網(wǎng)絡通信協(xié)議的應用方法。實驗結果表明，該設計體積小、接口簡單、速度快、功耗低，具有很高的推廣價值。隨著嵌入式技術和網(wǎng)絡技術的發(fā)展及以太網(wǎng)的廣泛應用，以太網(wǎng)接口在嵌入式系統(tǒng)中的應用越來越廣泛，網(wǎng)絡化成為未來設備發(fā)展的一個重要方向，各種嵌入式設備已經(jīng)成功滲透到各個領域，并逐漸朝著網(wǎng)絡化、智能化的方向發(fā)展。以太網(wǎng)以其在實時性、可靠性、標準化等方面的卓越性能及其便于安裝、維護簡單、不受通信距離限制等優(yōu)點，已發(fā)展成為一種成熟的技術。本文以MSP430F5529單片機和以太網(wǎng)控制器DM9000A為硬件組成，通過軟件編程，和上位機實現(xiàn)了UDP協(xié)議的網(wǎng)絡通信。1 硬件設計DM9000A是DAVICOM公司推出的一款高速以太網(wǎng)接口芯片，是完全集成的和符合成本效益單芯片快速以太網(wǎng)MAC控制器，其被設計為低功耗、高處理性能，而其操作又非常簡單，具有通用的處理器接口，可以與多種處理器直接連接，數(shù)據(jù)總線寬度可設置為8 b和16 b，支持3．3 V和5 V電源模式。MSP430F5529單片機是TI公司的一款超低功耗單片機。該芯片采用低功耗設計，具有五種低功耗模式，從低功耗模式到喚醒模式的轉換時間小于6μs，其獨特的時鐘設計，每個時鐘都可以打開或關閉，從而實現(xiàn)對整體功耗的控制。供電電壓范圍為1．8～3．6 V，具有強大的中斷功能，集成了較豐富的片內外設和較多的I／O端口，提高了對外圍設備的開發(fā)能力。在本設計中，單片機MSP430F5529控制整個系統(tǒng)的運行，以太網(wǎng)控制器DM9000A實現(xiàn)網(wǎng)絡傳輸?shù)牡蛯庸δ?。單片機完成對DM9000A的初始化，并將需要發(fā)送的數(shù)據(jù)按協(xié)議要求進行以太網(wǎng)幀封裝，發(fā)送給DM9000A；以中斷的方式接收網(wǎng)絡數(shù)據(jù)，并對接收到的數(shù)據(jù)進行解析，對有用數(shù)據(jù)進行處理。DM9000A接收從單片機發(fā)送來的數(shù)據(jù)，將數(shù)據(jù)通過RJ45傳送到遠程主機，并通過RJ45接收從遠程主機發(fā)送來的數(shù)據(jù)，將數(shù)據(jù)初步解析后保存在緩存中，然后向單片機發(fā)出中斷信號，由單片機來完成對數(shù)據(jù)的讀取。系統(tǒng)的硬件設計框圖如圖1所示。系統(tǒng)中單片機和以太網(wǎng)控制器都采用3．3 V來供電。單片機作為系統(tǒng)的主控芯片，和DM9000A之間采用8 b模式(將EECS腳接一個10 kΩ的上拉電阻)，使用P6端口和DM9000A的數(shù)據(jù)端口相連接，傳輸數(shù)據(jù)或地址數(shù)據(jù)，無需電平轉換；P1．0腳和CMD相連，為高時為數(shù)據(jù)讀／寫操作，為低時為地址讀／寫操作；P1．1腳和INT腳相連，作為單片機的數(shù)據(jù)讀取中斷信號；P1．2，P1．3腳分別和IOR腳、IOW腳相連，用于控制讀或寫操作，低電平有效，即在信號的上升沿進行讀(IOR)寫(IOW)操作；P1．4腳和CS腳相連，作為DM9000A的片選信號。2 DM9000A芯片操作DM9000A的讀／寫操作與一般的異步存儲器相同，圖2和圖3分別顯示了DM9000A的讀／寫時序。
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無線路由器一般集成了有線路由器的功能，提供rj45接口。你可以用網(wǎng)線把電腦的網(wǎng)卡口和路由器的LAN口相連即可，與無線連接的效果相同。跟著經(jīng)濟的快速展開,RJ45帶變壓器的需求量也是很大的,除了滿足國內需求以外,還可以開發(fā)國外商場,而國外商場是非常無量的,所以說rj45網(wǎng)絡接口對股動經(jīng)濟作用是很明顯的,將來這一工作必將會得到高度的重視,給工業(yè)自動化帶來很大的協(xié)助.RJ45連接器重要的機械性能是連接器的機械壽命。機械壽命實際上是一種耐久性（durability）指標，在國標GB5095中把它叫作機械操作。它是以一次插入和一次拔出為一個循環(huán)，以在規(guī)定的插拔循環(huán)后連接器能否正常完成其連接功能（如接觸電阻值）作為評判依據(jù)。RJ45網(wǎng)絡連接器的窄距離、低背、多極化需要愈加火急，格外是手機的極薄化需要對機內銜接器的超低背化要求越發(fā)急切。為了完成商品的低背化、窄距離、小型化、多極化以及高可靠性，各廠商紛紛選用模仿技能進行深入研究與開發(fā)。
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引言隨著Internet 的出現(xiàn)和以太網(wǎng)的迅速發(fā)展， 基于以太網(wǎng)的設備控制越來越多。目前市場上大部分以太網(wǎng)控制器采用的封裝均超過80 引腳， 如RTL8019AS、DM9008、CS8900A 等。這些器件不僅結構復雜， 面積龐大， 且系統(tǒng)開銷較大。近來， Microchip推出全球首枚28 引腳獨立以太網(wǎng)控制器ENC28J60, 可為嵌入式系統(tǒng)提供低引腳數(shù)、低成本、精簡的遠程通訊解決方案。設計了以ENC28J60 為核心的以太網(wǎng)接口實現(xiàn)方案， 描述了該系統(tǒng)硬件架構的設計方法。在簡要介紹了以太網(wǎng)控制器ENC28J60 的結構、功能、外圍電路的基礎上， 對ENC28J60Atmega16 的SPI 通訊進行了闡述。此方案不僅成本低， 而且可以實現(xiàn)500Kbps 以上的傳輸速率， 滿足了嵌入式系統(tǒng)的Internet 控制要求。2 ENC28J60 網(wǎng)絡接口體系結構ENC28J60 是帶有行業(yè)標準串行外設接口(Serial PeripheralInterface, SPI)的獨立以太網(wǎng)控制器。它符合IEEE 802.3 的全部規(guī)范， 采用了一系列包過濾機制以對傳入數(shù)據(jù)包進行限制。它還提供了一個內部DMA 模塊， 以實現(xiàn)快速數(shù)據(jù)吞吐和硬件支持的IP 校驗和計算。與主控制器的通信通過兩個中斷引腳(INT和WOL)和SPI 腳(SO、SI、SCK、CS)實現(xiàn)， 數(shù)據(jù)傳輸速率高達10Mb/s.兩個專用的引腳(LEDA、LEDB)用于連接LED, 進行網(wǎng)絡活動狀態(tài)指示。圖1 所示為ENC28J60 的典型應用電路。ENC28J60 由7 個主要功能模塊組成：SPI 接口， 充當主控制器和ENC28J60 之間通信通道; 控制寄存器， 用于控制和監(jiān)視ENC28J60; 雙端口RAM緩沖器， 用于接收和發(fā)送數(shù)據(jù)包; 判優(yōu)器， 當DMA、發(fā)送和接收模塊發(fā)出請求時對RAM緩沖器的訪問進行控制; 總線接口， 對通過SPI 接收的數(shù)據(jù)和命令進行解析;MAC 模塊：實現(xiàn)符合IEEE 802.3 標準的MAC 邏輯; PHY 模塊， 對雙絞線上的模擬數(shù)據(jù)進行編碼和譯碼。ENC28J60 還包括其他支持模塊， 諸如振蕩器、片內穩(wěn)壓器、電平變換器(提供可以接受5V 電壓的I/O 引腳)和系統(tǒng)控制邏輯。根據(jù)以上說明， ENC28J60 應用于嵌入式網(wǎng)絡接口是非常合適的， 有廣闊的應用發(fā)展前景。3 ENC28J60 在嵌入式網(wǎng)絡接口的應用3.1 硬件電路設計利用ENC28J60 可以構成不同功能的網(wǎng)絡終端節(jié)點， 如網(wǎng)絡服務器、帶Internet 功能的設備、遠程監(jiān)控(數(shù)據(jù)采集， 診斷)設備等。圖2 所示為基于ENC28J60 的嵌入式網(wǎng)絡接口的硬件電路原理圖。電路中有：2 個LED 狀態(tài)指示燈主要用來顯示網(wǎng)絡連接狀態(tài)， 包括PHY 是否沖突、連接是否建立、是否接收數(shù)據(jù)、連接速度、雙工模式等; 必需的偏置電阻R3(2kΩ， 精度為1%);高速局域網(wǎng)電磁隔離模塊(即RJ45 以太網(wǎng)接口)， 應用中，ENC28J60 的物理端口與隔離變壓器HR901170A 連接時必須符合IEEE802.3 對物理層規(guī)范的要求， 如RJ45 的插孔與隔離變壓器的間隔應盡量小， 輸出和輸入差分信號對的走線要有很好的隔離。電路中的主控制器采用Atmel 公司的ATmega16 單片機，它具有先進的RISC(精簡指令集計算機)結構、16 kB 可編程Flash 存儲器、512 B 的EEPROM和1 kB 片內SRAM, 具有豐富的外設接口， 其SPI 接口允許ATmega16 與外設進行高速的同步數(shù)據(jù)傳輸。本設計中ATmega16 SPI 配置為主機模式，ENC28J60 為從設備。ATmega16 的SPI 工作模式由CPOL、CPHA 設置， 根據(jù)ENC28J60 的SPI 讀寫時序， ATmega16 的SPI工作模式應設置為模式0.ATmega16 通過將ENC28J60 的CS引腳置低實現(xiàn)與其的同步。SPI 時鐘由寫入到SPI 發(fā)送緩沖寄存器的數(shù)據(jù)啟動， SPI MOSI(PB5)引腳上的數(shù)據(jù)發(fā)送秩序由寄存器SPCR 的DORD 位控制， 置位時數(shù)據(jù)的LSB(最低位)首先發(fā)送， 否則數(shù)據(jù)的MSB(最高位)首先發(fā)送。我們選擇先發(fā)送MSB,同時接收到的數(shù)據(jù)傳送到接收緩沖寄存器， CPU 進行右對齊從接收緩沖器中讀取接收到的數(shù)據(jù)。應該注意， 當需要從ENC28J60 中讀取多個數(shù)據(jù)時， 即使ENC28J60 并不需要ATmega16 串行輸出的數(shù)據(jù)， 每讀取一個數(shù)據(jù)前都要向SPI 發(fā)送緩沖器寫一個數(shù)據(jù)以啟動SPI 接口時鐘。由于SPI 系統(tǒng)的發(fā)送方向只有1 個緩沖器， 而在接收方向有2 個緩沖器， 所以在發(fā)送時一定要等到移位過程全部結束后， 才能對SPI 數(shù)據(jù)寄存器執(zhí)行寫操作; 而在接收數(shù)據(jù)時， 需要在下一個字節(jié)移位過程結束之前通過訪問SPI 數(shù)據(jù)寄存器讀取當前接收到的數(shù)據(jù)， 否則第1 個數(shù)據(jù)丟失。3.2 ENC28J60 軟件初始化在使用ENC28J60 發(fā)送和接收數(shù)據(jù)包前， 必須對器件進行初始化設置。根據(jù)不同的應用， 一些配置選項可能需要更改。初始化設置工作包括接收和發(fā)送緩沖器、接收過濾器、晶振啟動時間、MAC 寄存器、PHY 寄存器。初始化芯片之前先關閉單片機的中斷輸入， 對RESET 引腳給定一個持續(xù)的低電平復位信號， 然后對相應的寄存器進行設置。設置完成所有需要的寄存器后， 判斷以太網(wǎng)狀態(tài)中的時鐘啟動標志位是否置位， 然后開中斷。系統(tǒng)初始化后進入主程序循環(huán)， 包括單片機的控制作用和網(wǎng)絡數(shù)據(jù)傳輸。對于以太網(wǎng)傳輸部分來說。主要有兩個作用：一是對要發(fā)送的數(shù)據(jù)按照以太網(wǎng)數(shù)據(jù)幀格式進行封裝并發(fā)送; 二是對接收的以太網(wǎng)數(shù)據(jù)幀進行解包， 供應用程序使用。3.3 ENC28J60 發(fā)送數(shù)據(jù)包在進行數(shù)據(jù)包發(fā)送或接收時， 要先對寫緩沖存儲器(WriteBuffer Memory, WBM)命令掌握。WBM允許主控制器將字節(jié)寫入8KB 發(fā)送和接收緩沖存儲器。如果ECON2 寄存器中的AUTOINC 位置1, 那么在寫完每個字節(jié)的最后一位之后，EWRPT 指針將會自動地遞增指向下一個地址(當前地址加1)。如果寫入地址1FFF 且AUTOINC 置1, 則寫指針加1 指向0000h.將CS 引腳拉為低電平啟動WBM命令。然后將WBM操作碼及隨后的5 位常量1Ah 送入ENC28J60.在發(fā)送WBM命令和常量之后， 由EWRPT 指向的存儲器中的數(shù)據(jù)將移入ENC28J60, 首先移入最高位。在接收到8 個數(shù)據(jù)位后， 如果AUTOINC 置1, 寫指針將自動遞增。主控制器可以繼續(xù)在SCK引腳提供時種信號、在SI 引腳發(fā)送數(shù)據(jù)同時保持/CS 為低電平， 從而可以連續(xù)寫入存儲器。當AUTOINC 被使能時， 以該方式就可以連續(xù)地向緩沖存儲器寫入字節(jié)而無需多余的SPI命令。拉高CS 引腳電平可結束WBM命令。在WBM操作期間，SO 引腳一直為高阻態(tài)， WBM操作時序， 請參見圖3.ENC28J60 內的MAC 在發(fā)送時會自動生成前導符和幀起始定界符。此外， MAC 可根據(jù)配置生成填充(如果需要)和CRC字段。主控制器必須生成所有其他幀字段， 并將它們寫入緩沖存儲器， 以待發(fā)送。此外， ENC28J60 還要求在待發(fā)送的數(shù)據(jù)包前添加一個包控制字節(jié)。主控制器應：1.正確編程ETXST 指針，使之指向存儲器中未用的單元。它將指向包控制字節(jié)， 在本設計方案中， 指針應編程為0120h; 2.使用WBM SPI 命令寫入包控制字節(jié)、目標地址、源MAC 地址、類型/ 長度和數(shù)據(jù)有效負載; 3.正確編程ETXND 指針。它應指向數(shù)據(jù)有效負載的最后一個字節(jié)， 在本設計方案中， 指針應編程為0156h; 4.將EIR.TXIF位清零、將EIE.TXIE 位和EIE.INTIE 位置1 允許在發(fā)送完成后產(chǎn)生中斷(如果需要); 5.將ECON1.TXRTS 位置1 開始發(fā)送。如果在TXRTS 位置1 時正在進行DMA 操作， ENC28J60 會等待DMA 操作完成再發(fā)送。這種等待是必需的， 因為DMA 和發(fā)送引擎共享同一個存儲器訪問端口。同樣如果在TXRTS 已置1后， ECON1 中DMAST 位才置1, DMA 在TXRTS 位清零前不會采取任何動作。如果正在進行發(fā)送， 不應通過SPI 讀取或寫入任何待發(fā)送的字節(jié)。主控制器將TXRTS 位清零可取消發(fā)送。如果數(shù)據(jù)包發(fā)送完成或因錯誤取消而中止發(fā)送， ECON1.TXRTS位會被清零， 一個7 字節(jié)的發(fā)送狀態(tài)向量將被寫入由ETXND +1 指向的單元， EIR.TXIF 會被置1 并產(chǎn)生中斷(如果允許)。要驗證數(shù)據(jù)包是否成功發(fā)送， 應讀取ESTAT.TXABRT 位。如果該位置1, 主控制器在查詢發(fā)送狀態(tài)向量的各個字段外， 還應查詢ESTAT.LATECOL 位， 以確定失敗的原因。下面給出寫數(shù)據(jù)包的源代碼：3.3 ENC28J60 接收數(shù)據(jù)包假設接收緩沖器已完成初始化， MAC 已正確配置而且接收過濾器已配置為接收以太網(wǎng)數(shù)據(jù)包， 主控制器應該：1.如果需要在接收到數(shù)據(jù)包時產(chǎn)生一個中斷， 就要將EIE.PKTIE 位和EIE.INTIE位置1; 2. 如果需要在由于緩沖空間不足導致數(shù)據(jù)包丟失時產(chǎn)生一個中斷， 就要將EIR.RXERIF 位清零， 并將EIE.RXERIE位和EIE.INTIE 位置1; 3. 通過將ECON1.RXEN 位置1使能接收。在將RXEN 置1 后， 將不能修改雙工模式和接收緩沖器起始和結束指針。此外， 要阻止不期望接收的數(shù)據(jù)包， 在更改接收過濾器配置寄存器(ERXFCON) 和MAC 地址前建議將RXEN 清零。在使能接收后， 沒有過濾掉的數(shù)據(jù)包將寫入循環(huán)接收緩沖器。任何不符合過濾條件的數(shù)據(jù)包將被丟棄， 但主控制器無法識別一個數(shù)據(jù)包已被丟棄。當接收到一個數(shù)據(jù)包并將其完整寫入緩沖器時， EPKTCNT 寄存器將遞增， EIR.PKTIF 位將置1, 并產(chǎn)生一個中斷(如果允許)， 同時硬件寫指針ERXWRPT 自動遞增。
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一些朋友會問，關于六類網(wǎng)線可以運行1000M，想購買1000M交換機作為主網(wǎng)，在一棟樓里，不超過100M，用六類網(wǎng)線設計的通用數(shù)據(jù)是500M的意思，還沒有明白它的意思嗎？上面提到的1000米和500米指的是帶寬，M是兆位，而不是米。6條線是千兆位網(wǎng)絡的配置。6類網(wǎng)線、6類網(wǎng)線能跑1000米嗎？1000M網(wǎng)絡，要求物理頻率100MHz超五類0.5線徑 OFC無氧銅線，最大頻率155MHz六類0.57線徑 OFC無氧銅線，最大頻率250MHz看起來超五類和六類跑千兆似乎沒什么區(qū)別。所以說六類網(wǎng)線跑千兆是可以的。1000M交換機全稱為1000Mbps網(wǎng)絡，指的是傳輸速率，并非指帶寬，帶寬單位為MHz.CAT6的標準帶寬為250MHz，四對雙向傳輸輕松達到1000Mbps.此類是為千兆網(wǎng)量身定作的。使用CAT5E也是沒有錯的。但是，一定要選擇像Enri-Link Enrique Intelligence這樣的大品牌，以確保它真正滿足千兆網(wǎng)絡的要求，因為在CAT 5E方面，這需要高水平的制造要求。
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摘要：為了得到比傳統(tǒng)片上網(wǎng)絡的網(wǎng)絡資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡接口的設計方法，并采用Verilog HDL語言對相關模塊進行編程，實現(xiàn)了高效傳輸功能，同時又滿足核內路由的設計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設計要求的仿真結果。隨著納米時代的到來，集成電路工藝不斷的發(fā)展，特別是VISI設計技術的進步，系統(tǒng)級芯片的設計迎來了巨大的挑戰(zhàn)，而這個挑戰(zhàn)的的關鍵就是怎么樣實現(xiàn)更高的通信效率。這個問題的出現(xiàn)也預示著多核技術時代的到臨。為了應對這個挑戰(zhàn)，人們提出了片上網(wǎng)絡(Network On Chip，NoC)的概念。片上網(wǎng)絡(NoC)移植了網(wǎng)絡通信的方式，進而來解決多核時代的IP核互聯(lián)通信的問題。由于片上網(wǎng)絡(NoC)具有優(yōu)秀的可擴展性和相對較好的功耗效率，目前已經(jīng)被大多數(shù)人認為是解決當前甚至未來芯片設計中關于通信問題的最重要的技術之一。1 NoC簡介為傳統(tǒng)2D-MESH結構的NoC示意圖。圖中明顯可以看出片上網(wǎng)絡(NoC)主要由4部分組成：資源節(jié)點(IP核)、路由節(jié)點、網(wǎng)絡接口NI(Network Interface)和全局鏈路。其中網(wǎng)絡接口NI就是連接IP核與通信網(wǎng)絡的橋梁，同時網(wǎng)絡接口NI的設計也是片上網(wǎng)絡(NoC)設計技術中重要的一環(huán)。網(wǎng)絡接口NI使NoC實現(xiàn)了計算資源與通信網(wǎng)絡部分的分離，允許IP核和網(wǎng)絡通信結構分別獨立進行設計，使計算資源相對網(wǎng)絡更加透明，從而實現(xiàn)不同資源間的互聯(lián)，提高了設計的重用性。網(wǎng)絡接口NI主要面向地址信號，數(shù)據(jù)的打包、解包、編碼，同步等方面的問題。文獻提出的是一種既滿足擔保服務又滿足最大努力服務的網(wǎng)絡接口NI，但是此網(wǎng)絡接口NI主要應用于AEthereal系統(tǒng)中。文獻介紹了一種以OCP從模塊存在的網(wǎng)絡接口，應用于XpIPes系統(tǒng)。2 通用網(wǎng)絡接口NI的結構及模塊功能網(wǎng)絡接口的作用主要基于網(wǎng)絡中關于信息包信息的傳輸，并且將其轉換成資源模塊可用的形式。它的主要功能包括3個方面：提取關于IP核與網(wǎng)絡之間的通信協(xié)議；支持任何IP核與網(wǎng)絡接口連接；對數(shù)據(jù)進行打包和解包。當數(shù)據(jù)在NoC中傳輸時，網(wǎng)絡接口將主IP核中的數(shù)據(jù)進行打包，并進行校驗，然后將其傳輸?shù)铰酚晒?jié)點進入網(wǎng)絡，最后由目的IP核的網(wǎng)絡接口進行解包，校驗進入到目的IP核中。圖2是通用網(wǎng)絡接口的結構模塊圖，如圖2所示其主要由通用核接口、數(shù)據(jù)打包單元、數(shù)據(jù)解包單元、存儲單元和異步FIFO構成。數(shù)據(jù)打包單元主要將來自IP核的信息進行打包，其首先將信息轉換成流控單元(flit)，然后在網(wǎng)絡中進行傳輸，其主要由包頭編碼單元，數(shù)據(jù)處理單元和FIFO控制單元構成。而解包單元主要是將數(shù)據(jù)包進行轉換，滿足目的IP核所需要的數(shù)據(jù)形式。數(shù)據(jù)打包單元和數(shù)據(jù)解包單元共享網(wǎng)絡接口中的存儲單元，這樣做主要是易于鏈接不同模塊。3 高效網(wǎng)絡接口的設計3．1 總體結構的設計與分析本文主要是設計一種高效的網(wǎng)絡接口使其滿足數(shù)據(jù)的快速傳輸，同時能承受高的通信壓力，使其也可用于核內路由的數(shù)據(jù)傳輸。核內路由及將傳統(tǒng)的路由節(jié)點嵌入到IP核中，與IP核共享存儲單元，益于IP核與網(wǎng)絡通信部分數(shù)據(jù)傳輸加速，以便于加快整個NoC的網(wǎng)絡通信速率。據(jù)文獻可知，核內路由也將是NoC發(fā)展的重要方向之一。如圖3所示，本文設計的網(wǎng)絡接口主要包含數(shù)據(jù)接收，數(shù)據(jù)發(fā)送，緩沖區(qū)模塊和寄存器控制組4部分。當原始數(shù)據(jù)從IP核傳輸?shù)奖揪W(wǎng)絡接口，首先由數(shù)據(jù)接收模塊將原始數(shù)據(jù)打包，并將其分為多個片(flit)。通常數(shù)據(jù)包被分為：Head flit，Datel flit，Date2 flit，Tailflit等4部分，而本網(wǎng)絡接口將其壓縮為Head flit，Datel flit，Date2 and control flit三部分，主要是將Tailflit壓縮到傳統(tǒng)Data2 flit中，因為Tail flit中只含有一個完成控制信號，所以將其合并到最后一個數(shù)據(jù)片上，通過寄存器控制模塊控制發(fā)送，通過網(wǎng)絡到達目的網(wǎng)絡接口，由其將接受到的數(shù)據(jù)包進行解包，滿足目的IP核的需求，同時傳輸?shù)侥康腎P核。由于本網(wǎng)絡接口也可以嵌入到IP核中，因此可以提前將Head flit發(fā)送出去，使Head flit的發(fā)送與數(shù)據(jù)打包并行處理。這樣就加速了數(shù)據(jù)的傳輸速率。此模塊主要是完成接收路由節(jié)點發(fā)出來的數(shù)據(jù)包以及本地IP核發(fā)出的數(shù)據(jù)包。其結構如圖4所示，由數(shù)據(jù)接收邏輯控制模塊和數(shù)據(jù)接收狀態(tài)機模塊。 此模塊主要工作流程為：接收控制邏輯模塊→產(chǎn)生緩存地址和有效信號→狀態(tài)機模塊→產(chǎn)生接收數(shù)據(jù)的狀態(tài)。簡單狀態(tài)圖如圖5所示。當系統(tǒng)復位，整個狀態(tài)機處于空狀態(tài)(idle)，當同時接收到有效的數(shù)據(jù)信號和信道控制信號時，進入接收數(shù)據(jù)長狀態(tài)(r_length)。隨著clk上升沿的到達，順序進入接收數(shù)據(jù)目的地址的狀態(tài)(r_desti_addr)，接收源地址狀態(tài)(r_source_addr)，接收數(shù)據(jù)狀態(tài)(r_receive)。數(shù)據(jù)接收完成后，置數(shù)據(jù)傳輸完成信號無效后，狀態(tài)機恢復初始狀態(tài)(idle)。3．3 數(shù)據(jù)發(fā)送模塊的設計此模塊主要是將從路由節(jié)點得到的數(shù)據(jù)發(fā)送給IP核，或者是將從IP核得到的數(shù)據(jù)傳輸?shù)酵ㄐ啪W(wǎng)絡中去。設計思路同數(shù)據(jù)接收模塊相似。結構圖如圖6所示分為2部分：數(shù)據(jù)發(fā)送控制邏輯模塊和數(shù)據(jù)發(fā)送狀態(tài)機模塊。其狀態(tài)機的轉移圖如圖7所示。簡述：idle→(有效數(shù)據(jù)發(fā)送信號)ask(信道請求信號)→(響應信道請求)buf_en→(clk上沿)t_length→t_date→(數(shù)據(jù)信號完成響應)idle。3．4 寄存器控制組模塊的設計此模塊主要分為：狀態(tài)寄存器，邏輯控制寄存器，接收數(shù)據(jù)長寄存器，接收數(shù)據(jù)源地址寄存器。4個寄存器都為8位寄存器。滿足了各節(jié)點對網(wǎng)絡接口的控制。表1為狀態(tài)寄存器。當前網(wǎng)絡接口的工作狀態(tài)有表中寄存器的低兩位所代表。“0”代表處于r_date，“1”代表處于s_date。4 系統(tǒng)仿真與驗證結果 本文設計的網(wǎng)絡接口主要是使用Xilinx ISE Design suite 12．3和ModelSim SE 6．2b仿真軟件進行仿真和驗證。圖8是網(wǎng)絡接口中數(shù)據(jù)接收模塊功能仿真圖，圖9是數(shù)據(jù)發(fā)送模塊功能仿真圖。實驗主要是通過主時鐘控制數(shù)據(jù)的發(fā)送，采用50 MHz的時鐘，每2個時鐘發(fā)送一個IP核數(shù)據(jù)，發(fā)送完成的到flag標識。從結果可以看出此設計便于加快數(shù)據(jù)在網(wǎng)絡中的傳輸效率。實驗中源IP核輸出數(shù)據(jù)為32位，通過NI1把數(shù)據(jù)分為高16位和低16位輸出，到達目的NI2，通過NI2把數(shù)據(jù)合并為32位，最終輸入到目的IP核內。結果顯示，數(shù)據(jù)傳輸過程數(shù)據(jù)保持了較強的穩(wěn)定性，同時發(fā)送與接收都準確的做出了應答，達到了設計要求。5 結語本文設計的網(wǎng)絡接口主要是針對對數(shù)據(jù)傳輸速率要求較高，對傳輸效果穩(wěn)定性要求較高的NoC體系。通過實驗基本實現(xiàn)了設計要求，同時此網(wǎng)絡接口具有較強的實用性，對與今后核內路由的研究具有重要的意義。